用于创建更小特征的尖端光刻越来越多地通过成熟工艺节点的光刻改进得到补充，随着 SoC 和复杂芯片被分解并集成到高级封装中，这两者都是必需的。

在 7nm 时代之前，领先芯片制造商的主要目标是使用相同的工艺技术将所有东西封装到单个片上系统 (SoC) 中。从那时起，这些芯片越来越多地被分成单独的芯片、小芯片或模块，从而使芯片制造商能够添加许多以前由于 EUV 光罩面积有限（858 平方毫米）而被搁置的新功能。这种分解还允许芯片制造商在最有意义的任何工艺技术中保留射频和功率等模拟功能，而无需花费大量费用和麻烦来创建具有模拟组件的主要数字功能（通常称为大 D/小 A）。

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Intel Foundry Services、Samsung Foundry 和 TSMC 继续支持 ASML 开发更先进的光刻设备——据报道，每台新的High NA EUV 光刻机的标价为 3.4 亿美元，hyper-NA EUV 也出现在一些未来的节点路线图中。但更紧迫的问题是如何扩展 193 纳米浸入技术，据 GlobalFoundries 称，该技术估计占所有半导体的 80%。从电动汽车和充电站到医疗设备，甚至服务器中不太重要的功能，一切都需要这些芯片。

“你将优化你拥有的任何光刻技术，”HJL Lithography 的首席光刻师 Harry Levinson 说。

现在有两件事在起作用，它们是相关的。一种是逆光刻（inverse lithography）技术，它允许您最大化工艺窗口，因此您可以从任何给定光学系统中的任何给定波长中挤出更多一点。这在过去一直受到计算速度的阻碍，应用于完整芯片的速度太慢，即使对于电路的小部分也几乎不切实际。但它正在加速，人们已经将它应用到他们布局中越来越大的部分。我们准备能够将其应用于全芯片。至少有一家公司(美光)提交了一篇论文，说他们正在这样做。

与此相关的是打印曲线特征而不是直线特征的能力。“与直线近似相比，具有曲线特征的工艺窗口更好，”Levinson 说。“有很多障碍，人们正在努力解决这些问题。但使用曲线特征是最近的 Photomask Japan [2023] 会议的最大主题之一，而且它肯定是 2 月份 [SPIE] 高级光刻和图案化的主题。”

虽然使用High NA EUV 将一些数字逻辑缩小到1nm以下范围的需求将持续存在，但 193nm 深紫外 (DUV) 范围的增长同时出现爆炸式增长，这是许多小芯片和模拟功能所在的位置正在开发中。

衡量 193nm 活动的一个很好的指标是 200mm 晶圆产能。SEMI 市场情报团队高级总监 Clark Tseng 估计，全球产能将从 2023 年的每月 690 万片晶圆增长到 2026 年的 750 万片，增幅为 8.7%。他指出，至少就目前而言，200 毫米的传统工艺在小芯片架构中的作用有限。

今天使用的小芯片仅限于最大的芯片制造商，而且几乎所有这些小芯片都是内部开发的。但随着小芯片的商业化，这种情况会随着时间的推移而改变，因此对 DUV 产能的需求可能会增长。

Amkor Technology高级封装开发和技术集成副总裁 Mike Kelly 表示：“对高层次的混合和匹配功能的需求异常强烈，这样的话就不必为每个市场细分重新设计每个定制芯片。”“它变得可行且具有成本效益，您会看到系统架构师真正开始利用它。随着我们展示越来越多的东西已经准备好迎接黄金时段，这些架构会说——好吧，太好了，我能做到。这是相对无风险的。现在，这个怎么样？"”

有许多方法可以设计片上系统，或由先进封装中的芯片或小芯片组成的系统。除非外形因素决定需要将所有东西塞进尽可能小的区域，否则在许多情况下，在成熟节点开发的具有 DUV 并使用高速接口封装的芯片或小芯片的集合可能就足够了，而且成本要低得多。

GlobalFoundries 首席技术官 Gregg Bartlett 在去年的一次采访中说：“我们的 22FDX 就是一个顿悟。” “它就像一把瑞士军刀。可以做到超低泄漏。你可以做到超低功耗。你可以做毫米波。你可以在上面施加高压，因为你可以批量构建带有 SOI 器件的器件，当然你可以加快客户想要的任何产品的上市时间。”

选择的数量正在增加，从不同的材料和架构，到使用现有技术的不同方式。鉴于业界对双重图案化的熟悉程度，其中大部分是由于将 EUV 推向市场的反复延迟造成的，193nm 光刻技术被广泛证明可以低至 14nm。

“虽然 EUV 晶圆厂的所有顶尖人才都在 EUV 上工作，但大多数晶圆厂通常没有——也不打算拥有——EUV，”D2S 首席执行官 Aki Fujimura说。“因此，该行业有很多顶尖人才有时间研究非 EUV 前沿技术并继续缩小规模，特别是通过使用光掩模与光罩增强技术 (RET) 的组合，包括曲线特征。”

三大顶级晶圆代工厂继续使用 DUV 和 EUV，但其他所有人都有机会利用 193nm 工艺的现有投资。然而，在 193nm 的前沿，晶圆厂在实现亚纳米对准精度、最大化设备利用率和提高整体良率方面面临许多挑战。

西门子 EDA产品开发高级总监 John Sturtevant 说：“在远离前沿的半导体领域可以赚很多钱，而我们往往在某种程度上忽视了这一点。” “极少数公司专注于 EUV，最终是High NA EUV，但有许多公司已经在 193nm 上进行了投资，并且可能在几年后对浸入式进行投资。这些公司有很多能力，问题是如何让他们以最高的收益尽可能地推动这些决议。

瑞利分辨率标准

从本质上讲，任何光刻工艺的分辨率都受瑞利分辨率标准的约束。此限制由波长、数值孔径和称为 k1 的系数决定。由于波长和数值孔径目前处于极限，k1 是应用许多创新解决方案以提高分辨率、减小间距和实现低至 20 纳米的节点的领域。这些更小的临界尺寸可以通过使用更小的光波长和更大的透镜数值孔径 (NA) 的组合来实现，同时将 k 1推到尽可能接近光刻的 0.25 物理极限。

CD = k1 λ/NA

在瑞利方程中，CD 是可能的最小特征尺寸，λ 是光的波长，NA 是所用扫描仪上镜头的数值孔径。NA定义了有多少光通过，k 1是由多种可能的过程组成的系数。

浸没式光刻

浸没式光刻是一种在投影镜头和晶圆之间使用液体介质（通常是水）来增加数值孔径 (NA) 的技术，从而提高光刻工艺的分辨率。液体介质还增加了聚焦深度，有助于减少晶圆表面形貌变化的影响，从而实现更大的工艺范围和更高的产量。浸没式光刻在半导体行业的首次实际应用发生在 2006 年左右，作为一种解决方案，在 EUV 的推出多次延迟之后，将光学光刻的极限推向了干式光刻所能达到的极限。

液体浸没在流体处理和污染控制方面带来了新的挑战。开发了专门的浸没系统来处理、分配和有效回收浸没流体。保持浸没液的清洁对于避免光刻过程中的缺陷和良率问题至关重要。

由于浸液的存在，浸没光刻还对掩模设计施加了额外的限制。浸液和掩模之间的相互作用会导致透镜效应并改变图像质量。设计能够承受流体相互作用并确保精确图案化的掩模一直是一项重大挑战。

多重图案化

多重图案化是一种涉及将复杂图案分解为多个更简单图案的技术，然后将这些图案单独曝光在晶圆上并组合以形成所需图案。该技术最初是在 20 世纪 90 年代初期作为互补相移掩模技术进行探索的，但其在制造中的实用性被认为是有问题的。然而，由于 EUV 技术的延迟不断推动该工艺进一步发展，该行业最终被迫在 2000 年代中期采用多重图案化技术，以实现摩尔定律的延续并促进向高级工艺节点的过渡。

“由于无法绕过波长限制或数值孔径，我们看到越来越多的公司在双重图案化方面进行投资，以达到从 45 纳米到 28 纳米再到 22 纳米的更低节点，”Sturtevant 说。“双重图案化，以及多重图案化，是降低瑞利标准的 k1 因子的终极骗局，因为一旦你进行双重图案化，你就会将它减半。”

在过去的十年中，已经进行了大量工作来开发有效算法将输入设计分解为两个、三个甚至四个掩膜。存储器制造商特别青睐自对准双重图案化或自对准四重图案化，利用工艺的独创性，包括沉积和蚀刻技术。

“当前浸入式 193 扫描仪的最小分辨率为 1.35NA，为 80nm，双图案化可降至 40nm 间距（20nm lines x 20nm spaces），”imec 高级图案化总监 Phillipe Leray 说。“通过四分之一的间距划分，可以得到 20 到 21 纳米的间距基本规则。关键尺寸均匀性的控制受到核心结构的间距“walking”现象的限制，块和通孔层的边缘放置误差是关键限制，但业界已经积累了丰富的经验。今天达到的控制水平是成熟的，非常具有竞争力。”

自对准双重图案化 (SADP)、自对准四重图案化 (SAQP) 和自对准光刻蚀刻 (SALELE) 等技术都是多重图案化解决方案。这些工艺依赖于间隔物沉积技术，主要是原子层沉积 (ALD)，它可以控制最终的临界尺寸 (CD)。

重新思考掩膜

曲线掩膜为改进亚分辨率辅助特征 (SRAF) 和扩大工艺窗口提供了一个有趣的机会。尽管 SRAF 技术自 I 线光刻时代就开始使用，但焦深的进步突出了从直线（曼哈顿）SRAF 转向曲线 SRAF 的好处。

“只要可以在合理的时间/成本内准确地写入掩模，弯曲掩模就能提供出色的晶圆效果，”Fujimura 说。“给定抗蚀剂和写入方法，多光束可以在恒定时间内写入任何形状。可变形状光束 (VSB) 写入时间是射击次数的函数，但掩模-晶圆协同优化 (MWCO) 结合了重叠的 VSB 射击，并通过基于掩模-晶圆双精度评估射击位置，以更少的射击次数产生卓越的晶圆质量模拟。我们最近的结果显示，与具有远超晶圆工艺窗口的传统（非弯曲）光学邻近校正 (OPC) 相比，射数更高。”

向曲线 SRAF 的过渡可使工艺窗口增强约 20%。虽然它不是 193 纳米及以上技术的必需品，但已证明它对较小的节点很有价值。多光束掩模写入器的可用性促进了曲线掩模的采用，打破了掩模成本与拍摄次数挂钩的长期模式。虽然曲线掩模会增加成本，但与 EUV 光刻的投资相比，它们相对较小。

“在 EUV 开始进入大批量制造 (HVM) 的同时，该行业开始采用多光束掩模写入器，”Fujimura 说。“现在几乎所有的 EUV 掩模都是用多光束掩模写入器写入的，但上一代可变形状光束掩模写入器仍然主导着今天掩模商店提供的掩模写入器。”

图1：由 eBeam Initiative 进行的 2022 年度杰出人物调查确定了制造曲线掩膜的挑战。掩模车间软件基础设施是最受关注的问题

但这并不总是像听起来那么简单。EDA 工具在自动化直线形状方面非常出色，但在涉及曲线时却远不如此。“如果他们真的开始在设计中加入曲线特征，那就太好了，”HJL 的Levinson说。“那是下一步。那里有一大堆东西，比如你如何进行布局布线？一旦你这样做了，你就必须处理寄生提取。”

用于过程控制的 OLE

从扩展 193nm 技术的技术中获得更高良率的一个关键因素是用于过程控制 (OPC) 的 OLE。半导体工厂使用来自不同制造商的许多设备，每个设备都有自己的通信协议。OPC 充当一个框架，可以在制造过程中涉及的各种软件应用程序、设备和控制系统之间实现无缝通信和集成。

OPC 为集成和优化设备性能提供了一个标准化接口。通过在设备上实施 OPC 服务器和在控制系统中实施 OPC 客户端，制造商可以收集实时设备数据、执行设备健康监测并实施预测性维护策略。这种集成和优化有助于通过最大限度地减少设备停机时间、减少可变性和确保有效的过程控制来提高产量。

OPC 支持实时过程监控，使制造商能够在整个制造过程中密切监控关键参数和变量。在 193nm 技术的先进节点中，精确控制必不可少，OPC 有助于收集和分析来自多个来源的数据，例如传感器、执行器和计量设备。这种实时监控有助于识别过程偏差并采取快速纠正措施，最终提高产量并减少制造缺陷。

随着行业在推动 193nm 光刻技术的前沿发展，OPC 已成为一种标准做法。处于技术前沿的公司已经采用 OPC 来克服与更小节点和 193 纳米光刻相关的挑战。

OPC 和曲线掩模的结合是一种强大的方法，可通过将边缘放置误差降至亚纳米级公差来提高产量和精度。OPC 仿真的准确性与在线验证的需求相辅相成，这也推动了先进计量技术的采用。

机器学习

半导体制造商正在利用机器学习 (ML) 和深度学习 (DL) 这两个人工智能 (AI) 子集的力量来应对复杂的挑战并在其 193nm 工艺中释放新机遇。ML 算法分析光刻过程中生成的大量数据，从而能够更快、更准确地识别关键特征和潜在问题。

“AI 列车永不停歇，”Sturtevant 说。“但是晶圆厂仍然不愿意将这些价值数百万美元的掩模组投入到 AI 中，因为如果在某些设计中的某个层面或电路中的某个地方，它做了一些奇怪的事情怎么办？因此，结论仍然存在，但机器学习技术有很大的机会寻找图案化热点。如果你能通过分析提高效率来做到这一点，这对晶圆厂来说是一个数百万美元的节省提议，否则晶圆厂必须使用很多东西，比如明场检测计量来在这个过程中找到这些东西。”

在大量数据集上训练的模式识别算法可以快速识别模式并优化曝光参数，从而实现更高的分辨率和更好的临界尺寸 (CD) 控制。使用 ML 算法的热点检测有助于识别容易出现光刻工艺故障的区域，从而采取主动措施来缓解这些问题。此外，ML 支持的缺陷检测系统提供实时分析，减少误报并提高整体良率。

“支持 ILT/OPC 是深度学习用于帮助半导体制造的最突出方式之一，但自动缺陷分类 (ADC)、机器维护预测或故障识别等其他领域也适合深度学习贡献，”Fujimura 说.

通过分析过程输入和输出之间的复杂交互，ML 模型可以确定最佳过程条件，从而最大限度地提高产量并最大限度地减少缺陷。这种优化可以提高流程效率和产品质量，尤其是在该行业探索小芯片和 3D 封装等新途径时。

除了模式识别和缺陷检测之外，ML 在各种光刻应用的数据处理中也起着至关重要的作用。例如，ML 可用于缺陷分类、电子束图像去噪和电气性能预测。

其他选择

光刻并不是制造芯片的唯一方法。大多数光刻用于将线条蚀刻到硅或其他一些材料中。一些结构也可以使用定向自组装均匀生长，尽管目前它更多地用于固定图案而不是将它们打印在掩模或芯片上。

“有几种不同的方法可以使用 DSA，”Lam Research 计算产品副总裁 David Fried 说。“有图案修复应用程序，您仍然可以完成完整的图案模块，但随后您可以使用 DSA 来修复一些图案不均匀性，例如缺失孔缺陷或线边缘粗糙度平滑。我已经在这些类型的流程中看到了 DSA 的精彩演示，我们将很快看到以这种方式使用 DSA。DSA 不会取代沉积和图案化流程，它只是增强了它们。模式乘法是 DSA 的一个有趣方面，您可以在其中对单行进行模式化，然后让 DSA 过程生成该行的倍频版本。不过，这很棘手。该行业在间隔物辅助多重图案化方面做得如此出色，以至于 DSA 将面临一段充满挑战的时间来取代间隔物辅助倍频。此外，DSA 的实际模式增长可能还有很长的路要走。这是 DSA 的三个不同的潜在插入点。第一个可能会很快发生。第二个将陷入困境，因为该行业在间隔物辅助多重图案化方面已经非常擅长。我不确定第三个用例是否或何时会发生。”

展望未来

将 193nm 工艺扩展到更小的节点将继续在半导体制造中发挥重要作用。尽管存在挑战和局限性，但该行业在开发多重图案等技术以实现间距缩放方面取得了重大进展。间隔物沉积技术和光刻工艺的不断进步将进一步完善 CDU 和边缘布局的控制，从而实现更小的间距基本规则。

此外，小芯片和 3D 工艺/封装的集成带来了新的机遇和复杂性。芯片设计师、光刻专家和封装工程师之间的协作对于确保高效集成同时保持高可靠性和性能至关重要。

利用 ML 算法进行数据处理和优化将提高光刻工艺的整体效率和有效性。随着半导体行业的发展，它将见证由机器学习、先进光刻技术和利润率优化策略驱动的变革。设计的日益复杂、新材料的采用以及对更高性能设备的需求都需要采用它。

“如果你看看未来 8 到 10 年的路线图，我们最终会看到经典摩尔定律缩放的终结，因为事实是，没有人在 13.5 纳米以下的波长上工作，也没有人真正在研究数值孔径高于 0.55，”Sturtevant 说。“在大约 1.2 纳米或 12 埃节点之后，我们不会有更小的间距。那么，接下来的问题是，我们将如何获得创新？我认为多重图案化、曲线掩模、机器学习和 3D 集成是人们指出的主要目标，以实现更具成本效益的制造，从而使每个包装具有更多功能。这将使大多数制造商不必投资于下一代光刻设备。通过采用这些方法，

将 193nm 工艺扩展到更小的节点为半导体行业带来了挑战和机遇。尽管在控制 CDU 和边缘放置方面存在困难，但多重图案化和间隔物沉积技术已显示出实现间距缩放的希望。机器学习技术促进了光刻应用的数据处理，优化了决策制定和工艺参数。

尽管如此，要在更小的节点和创新的芯片架构上取得成功，仍需要芯片设计、光刻、封装和 AI/ML 方面的专家之间加强合作，以确保 193 纳米光刻技术与新兴趋势保持兼容。

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